72-Mbit QDRTM-II SRAM 2-Word
Бурная архитектура
CY7C1510V18, CY7C1525V18
CY7C1512V18, CY7C1514V18
Cypress Semiconductor Corporation• 198
Документ #: 38-05489 Rev. * F
Особенности
■Независимые порты чтения и записи данных
❐Поддержка параллельных операций
■250 МГц для высокой пропускной способности
■2-слово лопнул на всех доступах
■Double Data Rate (DDR) интерфейсы как для чтения, так и для записи портов
(данные перенесены на 500 МГц) на 250 МГц
■ Два входных часа (K и K) для точного времени DDR
❐SRAM использует только восходящие края
■ Два входных часа для вывода данных (C и C) для минимизации часов
Скью и летные туманности
■ Часы Echo (CQ и CQ) упрощают захват данных в высокоскоростном режиме
системы
■Single multiplexed адресные входные шины адресные входные
для чтения и записи портов
■Separate порт выбирает для расширения глубины
■Synchronous внутренне самостоятельный пишет
■Available in x8, x9, x18 и x36 конфигураций
■ Полная когерентность данных, обеспечивающая большинство текущих данных
■Core V DD = 1,8V (±0,1V); IO V DDQ = 1,4V to V DD
■ 165-балльный пакет FBGA (15 x 17 x 1,4 мм)
■ Предлагаются как без Pb, так и без Pb-свободных пакетов
■Variable drive HSTL Выходные буферы
■JTAG 1149.1
■Замок блокировки (DLL) для точного размещения данных
Конфигурации
CY7C1510V18 – 8M x 8
CY7C1525V18 – 8M x 9
CY7C1512V18 – 4M x 18
CY7C1514V18 – 2M x 36
Функциональное описание
CY7C1510V18, CY7C1525V18, CY7C1512V18, и
CY7C1514V18 1.8V Синхронные трубчатые SRAM,
оснащен QDRTM-II архитектурой. QDR-II архитектура
состоит из двух отдельных портов: читаемый порт и порт записи в
доступ к массиву памяти. читаемый порт имеет выделенные данные
для поддержки операций чтения, и порт записи имеет
специальные данные для поддержки операций записи. QDR-II Archi-
4.2.1.2.2.1.2.1.2.2.2.2.2.2.2.2.1.2.1.2.1.2.1.2.1.2.1.2.1.2.1.2.1.2.2.1.2.1.2.1.2.1.2.1.2.1.2.1.2.1.2.1.2.2.2.2.1.2.1.2.2.1.1.1.1 Изображение данных имеет отдельные вводимые данные и выходные материалы
устранить необходимость
