CY7C1371D
CY7C1373D
18-Mbit (512 K × 36/1 M × 18) Flow-Through
SRAM с NoBLTM Architecture
Cypress Semiconductor Corporation• 198
Номер документа: 38-05556
18-Mbit (512 K × 36/1 M × 18) Flow-through SRAM with NoBLTM Architecture
Особенности
■No Bus Latency (NoBL) архитектура устраняет мертвые циклы
между циклами записи и чтения
■Поддержка до 133-МГц автобусных операций с нулевым состоянием ожидания
❐Дата передается на каждые часы
■Pin-совместимый и функционально эквивалентный устройствам ZBTTM
■Внутренняя система управления буфером вывода для устранения необходимости
для использования OE
■ Зарегистрированные входы для потока через эксплуатацию
■Byte способность писать
■3.3 В/2.5 В I/O питание (V DDQ)
■ Быстрое время от времени
❐6,5 нс (для устройства 133-МГц)
■Clock enable (CEN) pin, чтобы включить часы и приостановить работу
■Synchronous self-timed пишет
■Асинхронный выход
■Available in JEDEC-стандарт Pb-бесплатный 100-контактный TQFP, Pb-бесплатный
и без Pb-свободные 119-балльные BGA и 165-балльные пакеты FBGA
■ Три чипа позволяют простое расширение глубины
■Automatic power-down функция доступна с использованием режима ZZ или CE
Отмена
■IEEE 1149.1 JTAG-совместимое пограничное сканирование
■Burst возможность – линейный или переплетенный порядок разрыва
■Небольшая резервная мощность
Функциональное описание
CY7C1371D/CY7C1373D - 3,3 V, 512 K × 36/1 M × 18
Синхронный поток через разрыв SRAM предназначен специально для
поддержка неограниченных операций чтения/записи
без введения режима ожидания. CY7C1371D/CY7C1373D -
оснащенной передовой логикой No Bus Latency (NoBL)
для последовательных операций чтения/записи с данными
переводится на каждый часовой цикл. Эта функция резко
улучшает пропускную способность данных через SRAM, особенно
в системах, которые требуют частых переходов чтения.
Все синхронные входы проходят через входные регистры, контролируемые
восходящего края
