CY7C1310KV18, CY7C1910KV18
CY7C1312KV18, CY7C1314KV18
18-Mbit QDR ® II SRAM
Двухслойная архитектура
Cypress Semiconductor Corporation• 198
Номер документа: 001-58903
18-Mbit QDR ® II SRAM Two-Word Burst Architecture
Особенности
■Независимые порты чтения и записи данных
❐Поддержка параллельных операций
■33 МГц для высокой пропускной способности
■ Два слова лопнули на всех доступах
■Double-data rate (DDR) интерфейсы как на считываемых, так и на записных портах
(данные перенесены на 666 МГц) на 333 МГц
■ Два входных часа (K и K) для точного времени DDR
❐SRAM использует только восходящие края
■ Два входных часа для вывода данных (C и C) для минимизации часов
Скью и летные туманности
■ Часы Echo (CQ и CQ) упрощают захват данных в высокоскоростном режиме
системы
■Single multiplexed адресные входные шины адресные входные
для чтения и записи портов
■Separate порт выбирает для расширения глубины
■Synchronous внутренне самостоятельный пишет
■QDR ® II работает с 1,5 циклом чтения задержки, когда DOFF
HIGH
■Оперирует аналогично устройству QDR I с одним циклом чтения задержки
когда
DOFF утверждается LOW
■Available in ×8, ×9, ×18 и ×36 конфигураций
■ Полная когерентность данных, обеспечивающая большинство текущих данных
■Core V DD = 1,8 В (±0,1 В); I/O V DDQ = 1,4 В к В DD ❐
■Available in 165-ball FBGA package (13 × 15 × 1,4 мм)
■ Предлагаются как без Pb, так и без Pb-свободных пакетов
■Variable drive HSTL Выходные буферы
■JTAG 1149.1
■PLL для точного размещения данных
Конфигурации
CY7C1310KV18 – 2 M × 8
CY7C1910KV18 – 2 M × 9
CY7C1312KV18 – 1 M ×18
CY7C1314KV18 – 512 K × 36
Функциональное описание
CY7C1312KV18, CY7C1314KV18 и CY7C1910KV18
1,8 В Синхронность Трубопроводные SRAM, оборудованные QDR II
архитектура. Архитектура QDR II состоит из двух отдельных портов:
re
