CY2305, CY2309
Низкая стоимость 3.3V Zero Delay Buffer
Cypress Semiconductor Corporation• 198
Документ #: 38-07140 Rev. *J Revised March 12, 2009
Особенности
■10 МГц до 100/133 МГц, совместимый с процессором
и частоты шины PCI
■Z задержка с распространением
■60 ps типичный джиттер цикла к циклу (высокий привод)
■Multiple low skew outputs
❐85 ps типичный скей
❐ Один ввод приводит пять выходов (CY2305)
❐ Один ввод приводит девять выходов, сгруппированных как 4 + 4 + 1 (CY2309)
■ Совместимость с системами на основе Pentium
■ Испытательный режим для обхода фазовой блокировки петли (PLL) (только CY2309)
[см. “Select Input Decoding” на странице 3]
■Произвольно в 16-контактном 150-мильном SOIC или 4,4-мм
Пакеты TSSOP (CY2309) и 8-контактный, 150-мильный пакет SOIC
(CY2305)
■3.3V операция
■Индусная температура доступна
Функциональное описание
CY2309 - это низкозатратный буфер нулевой задержки 3,3 В, предназначенный для
распространение высокоскоростных часов и доступно в 16-контактном SOIC или
Пакет TSSOP. CY2305 - 8-контактная версия
CY2309. Он принимает один исходный ввод и выгоняет пять низких
Скью часы. -1H версии каждого устройства работают до
100-/133 частоты МГц и имеют более высокий привод, чем -1
устройства. Все части имеют встроенные PLL, которые запираются на входные часы
на пинке REF. Обратная связь с PLL находится в процессе обработки и получена
из колодки.
CY2309 имеет два банка по четырем выходным, которые могут быть
“Select Input
Таблица Dec на странице 3. Если все выходные часы не требуются,
Банк B может быть трехзначным. Выбранные входы также позволяют вводить
часы, которые будут непосредственно применены к выходам для чипа и системы
для тестирования.
CY2305 и CY2309 PLL входят в режим снижения мощности, когда
на входе REF нет восходящих краев. В этом состоянии
результаты являются трехзначными, а ПМР отключен, в результате чего
менее 25,0 μТекущая ничья для этой части
